PLD SMD Montaż FPGA Programowalna Macierz Bramek EPM240T100C5N

Rodzina MAX® II CPLD z natychmiastowym włączeniem i nieporywnością opiera się na 6-warstwowym metalowym procesie błyskowym o długości 0,18 μm, o gęstości od 240 do 2,210 elementów logicznych (LE) (128 do 2,0 μm).210 równoważnych makrocell) i pamięci masowej o wartości 8 Kbits.

• Niedrogie, niskoenergetyczne CPLD
• Architektura natychmiastowa, niezmienna
• Prąd w stanie gotowości wynoszący 29 μA
• Szybkie opóźnienie rozprzestrzeniania się i czasy zegarku do wyjścia
• Cztery zegary globalne z dwoma dostępnymi zegarkami na blok zestawu logicznego (LAB)
• Blok UFM do 8 Kbits dla pamięci masowej
• Rdzeń wielowoltowy umożliwiający zewnętrzne napięcia zasilania 3,3 V/2,5 V lub 1,8 V
• Interfejs MultiVolt I/O obsługujący poziomy logiczne 3,3-V, 2,5-V, 1,8 V i 1,5 V
• Architektura przyjazna dla autobusów, w tym programowalna szybkość przeciągania, siła napędu, przytrzymałość autobusu i programowalne rezystory pociągania
• Wyzwalacze Schmitta umożliwiające wejścia odporne na hałas (programowalne na szpilkę)
• I/O w pełni zgodne ze specyfikacją PCI Local Bus, Rewizja 2.2 dla operacji 3,3-V w częstotliwości 66 MHz
• Wspiera rozgrzewki
• Wbudowane układy JTAG w zakresie badań granicznych (BST) zgodne z normą IEEE 1149.1-1990
• Obwody ISP zgodne z IEEE Std. 1532

Zgodnie ze standardowym opakowaniem eksportowym klienci mogą wybierać z kartonów, drewnianych pudełek i drewnianych palet zgodnie z własnymi wymaganiami.