PLD SMD ติดตั้ง FPGA Field Programmable Gate Array EPM240T100C5N

ครอบครัว MAX® II ของ CPLDs ที่เปิดได้ทันทีและไม่ลุกลุกนั้นใช้กระบวนการฟลัชโลหะ 6 ชั้นขนาด 0.18 μm โดยมีความหนาแน่นจาก 240 ถึง 2,210 องค์ประกอบโลหิต (LE) (128 ถึง 2,400)210 แมคโครเซลล์เท่ากัน) และการเก็บข้อมูลที่ไม่ลุกลุกของ 8 Kbits.

• CPLD ราคาถูก และพลังงานต่ํา
• สถาปัตยกรรมที่ใช้ได้ทันทีและไม่ลุกล้า
• กระแสรอคอยต่ําถึง 29 μA
• ความช้าในการกระจายตัวอย่างรวดเร็วและเวลา clock-to-output
• นาฬิกาสากลสี่ตัวที่มีเวลาสองตัวในแต่ละบล็อค array logic (LAB)
• บล็อก UFM ขนาดสูงสุด 8 Kbits สําหรับการเก็บข้อมูลที่ไม่ลุกล้า
• มูลติโวลท์คอร์ที่เปิดให้ใช้ไฟฟ้าไฟฟ้าภายนอกทั้ง 3.3V/2.5V หรือ 1.8V
• อินเตอร์เฟซ I/O MultiVolt รองรับระดับโลจิก 3.3-V, 2.5-V, 1.8-V และ 1.5-V
• สถาปัตยกรรมที่เป็นมิตรกับรถบัสรวมถึงอัตราการตัดที่สามารถโปรแกรมได้ ความแข็งแรงในการขับขี่ การถือรถบัส และตัวต่อต้านการดึงที่สามารถโปรแกรมได้
• เครื่องสกัด Schmitt ทําให้เข้าความอดทนต่อเสียง (สามารถเขียนโปรแกรมได้ต่อปิน)
• I/O ที่สอดคล้องอย่างเต็มที่กับ PCI Local Bus Specification รีวิชั่น 2.2 สําหรับการทํางาน 3.3-V ที่ 66 MHz
• สนับสนุนการติดตั้งซ็อตร้อน
• วงจรทดสอบการสแกนขอบเขต (BST) JTAG ที่ติดตั้งที่สอดคล้องกับ IEEE Std. 1149.1-1990
• วงจร ISP ที่สอดคล้องกับ IEEE Std. 1532

ตามการบรรจุส่งออกมาตรฐาน ลูกค้าสามารถเลือกจากกล่องกล่อง กล่องไม้ และพัลเล็ตไม้ ตามความต้องการของตนเอง