EPM240T100C5N PLD SMD Montage FPGA Veld Programmeerbare Gate Array

De MAX® II-familie van niet-vluchtige CPLD's is gebaseerd op een metalen flitsproces van 6 lagen met een diameter van 0,18 μm, met een dichtheid van 240 tot 2,210 logische elementen (LE's) (128 tot 2,0 μm).210 equivalent macrocellen) en niet-vluchtige opslag van 8 Kbits.

• CPLD's met lage kosten en een laag vermogen
• Instant-on, niet-vluchtige architectuur
• Standby-stroom tot 29 μA
• Vinnige verspreidingsvertraging en tijdstippen van klok tot output
• Vier globale klokken met twee klokken per logisch arrayblok (LAB)
• UFM-blok tot 8 Kbits voor niet-vluchtige opslag
• Multivoltkern die externe voedingsspanningen van 3,3 V/2,5 V of 1,8 V mogelijk maakt
• MultiVolt I/O-interface met ondersteuning voor logische niveaus van 3,3 V, 2,5 V, 1,8 V en 1,5 V
• Busvriendelijke architectuur, met inbegrip van programmeerbare slew rate, aandrijflicht, bushoudendheid en programmeerbare pull-up weerstanden
• Schmitt-aanschakelaars die geluidstolerante ingangen mogelijk maken (programmabel per pin)
• I/O's die volledig voldoen aan de PCI Local Bus Specification, herziening 2.2 voor 3,3-V-operatie bij 66 MHz
• Ondersteunt hot-socketing
• Ingebouwde JTAG-grensscan-test (BST) -circuits die voldoen aan IEEE Std. 1149.1-1990
• ISP-circuits die voldoen aan IEEE Std. 1532

Volgens de standaard exportverpakking kunnen klanten kiezen uit kartonnen dozen, houten dozen en houten pallets volgens hun eigen eisen.