PLD SMD Montage FPGA Feld programmierbares Tor Array EPM240T100C5N

Die MAX® II-Familie von sofort aktivierbaren, nicht flüchtigen CPLDs basiert auf einem 6-schichtigen Metall-Flash-Verfahren mit 0,18 μm und mit Dichten von 240 bis 2,210 Logik-Elementen (LE) (128 bis 2,0 μm).210 gleichwertige Makrozellen) und nichtflüchtigen Speicher von 8 Kbits.

• Niedrigkosten- und leistungsstarke CPLD
• Instant-on, nicht flüchtige Architektur
• Standby-Strom bis zu 29 μA
• Schnelle Ausbreitungsverzögerung und Zeit bis zur Ausgabe
• Vier globale Uhren mit zwei verfügbaren Uhren pro Logik-Array-Block (LAB)
• UFM-Block bis zu 8 Kbits für nichtflüchtige Speicher
• Multivolt-Kern, der eine äußere Versorgungsspannung von 3,3 V/2,5 V oder 1,8 V ermöglicht
• MultiVolt-E/A-Schnittstelle, die 3,3-V, 2,5-V, 1,8-V und 1,5-V-Logikstufen unterstützt
• Busfreundliche Architektur einschließlich programmierbarer Schleifrate, Antriebsstärke, Bushalt und programmierbarer Zugwiderstände
• Schmitt-Auslöser, die geräuschfeste Eingänge ermöglichen (pro Pin programmierbar)
• I/O vollständig konform mit der PCI-Spezifikation für den lokalen Bus, Revision 2.2, für den 3,3-Volt-Betrieb bei 66 MHz
• Unterstützt Hot-Socketing
• Eingebettete JTAG-Schranken (BST), die IEEE Std. 1149.1-1990 entsprechen
• ISP-Schaltkreise, die IEEE Std. 1532 entsprechen

Nach der Standard-Exportverpackung können Kunden nach eigenen Bedürfnissen aus Kartons, Holzkisten und Holzpaletten wählen.