PLD SMD Εγκατάσταση FPGA Πεδίο Προγραμματίσιμη Πύλη Μαρί EPM240T100C5N

Η οικογένεια MAX® II των στιγμιαίων, μη πτητικών CPLDs βασίζεται σε μια διαδικασία μεταλλικής πλάκας 0,18 μm, 6 επιπέδων, με πυκνότητες από 240 έως 2.210 λογικά στοιχεία (LES) (128 έως 2.210 ισοδύναμα macrocells) και μη θητεία αποθήκευσης 8 kBits.

• Χαμηλού κόστους, χαμηλής ισχύος CPLD
• Άμεση, μη πτητική αρχιτεκτονική
• Ρεύμα αναμονής μόλις 29 μΑ
• Γρήγορη καθυστέρηση διάδοσης και χρόνοι ρολογιού προς έξοδο
• Τέσσερα παγκόσμια ρολόγια με δύο ρολόγια διαθέσιμα ανά μπλοκ πίνακα λογικής (LAB)
• Το UFM μπλοκ έως και 8 kbits για μη πτητική αποθήκευση
• Πολλαπλών πυρήνων που επιτρέπουν εξωτερικές τάσεις τροφοδοσίας είτε 3,3 V/2,5 V ή 1,8 V
• Multivolt I/O Interface που υποστηρίζει τα επίπεδα Logic 3.3-V, 2.5-V, 1.8-V και 1.5-V
• Αρχιτεκτονική φιλική προς το λεωφορείο, συμπεριλαμβανομένου του προγραμματιζόμενου ρυθμού SLW, της δύναμης κίνησης, της συγκράτησης των λεωφορείων και των προγραμματιζόμενων αντιστάσεων Pull-Up
• Ο Schmitt ενεργοποιεί τις εισόδους ανθεκτικών στο θόρυβο (προγραμματιζόμενες ανά καρφίτσα)
• I/OS πλήρως συμμορφωμένο με την προδιαγραφή τοπικού λεωφορείου PCI, αναθεώρηση 2.2 για λειτουργία 3.3-V στα 66 MHz
• Υποστηρίζει ζεστό shocketing
• Ενσωματωμένο κύκλωμα δοκιμής JTAG Boundary-Scan Test (BST) με το IEEE STD. 1149.1-1990
• Το κύκλωμα ISP είναι συμβατό με το IEEE STD. 1532

Σύμφωνα με την τυπική συσκευασία των εξαγωγών. Οι πελάτες μπορούν να επιλέξουν από χαρτοκιβώτια, ξύλινες περιπτώσεις και ξύλινες παλέτες σύμφωνα με τις δικές τους απαιτήσεις.