PLD SMD Montaje FPGA Matriz de Puertas Programable en Campo EPM240T100C5N

La familia MAX® II de CPLD instantáneos no volátiles se basa en un proceso de flash metálico de 6 capas de 0,18 μm, con densidades de 240 a 2.210 elementos lógicos (LE) (128 a 2,0 μm).210 macroceldas equivalentes) y almacenamiento no volátil de 8 Kbits.

• CPLD de bajo coste y bajo consumo
• Arquitectura instantánea y no volátil
• Corriente de espera tan baja como 29 μA
• Retardo de propagación rápido y tiempos de reloj a salida
• Cuatro relojes globales con dos relojes disponibles por bloque de matriz lógica (LAB)
• Bloque UFM de hasta 8 Kbits para almacenamiento no volátil
• Núcleo multivoltado que permite tensiones de alimentación externas de 3,3 V/2,5 V o 1,8 V
• Interfaz de E/S multivolt que admite niveles lógicos de 3,3 V, 2,5 V, 1,8 V y 1,5 V
• Arquitectura compatible con el bus que incluye velocidad de ejecución programable, fuerza de accionamiento, retención del bus y resistencias de tracción programables
• Disparadores de Schmitt que permiten entradas tolerantes al ruido (programables por pin)
• Las entradas/salidas son totalmente compatibles con la especificación de bus local PCI, revisión 2.2, para el funcionamiento de 3,3 V a 66 MHz
• Apoya el enchufe en caliente
• Circuitos integrados de prueba de escaneo de límites (BST) JTAG que cumplen con el estándar IEEE 1149.1-1990
• Circuitos de los proveedores de servicios de Internet compatibles con la norma IEEE Std. 1532

Según el embalaje estándar de exportación, los clientes pueden elegir entre cartones, cajas de madera y palets de madera según sus propios requisitos.