Une puce de mémoire PSRAM de 2 V à 8 bits TFBGA W958D8NBYA5I-TR

• Interface: Hyperbus
• Alimentation: 1,7 V ~ 2.0 V
• Débit d'horloge maximum: 250 MHz
• Taux à double données (DDR) jusqu'à 500 Mo / s
• Plage de température de fonctionnement: -40 ° C ≤ TCASE ≤ 85 ° C
• Caractéristiques d'éclatement configurables
• Modes de rafraîchissement de la table
• Package TFBGA de 24 balles

L'interface Hyperbus réalise le débit de lecture et d'écriture à grande vitesse avec une interface de débit de signal faible (DDR) à faible nombre de données (DDR). Le protocole DDR transfère deux octets de données par cycle d'horloge sur les signaux d'entrée / sortie DQ.

Toutes les entrées et sorties sont compatibles LV-CMOS. Les informations de commande, d'adresse et de données sont transférées sur les huit signaux Hyperbus DQ [7: 0]. L'horloge (CK #, CK) est utilisée pour la capture d'informations par un dispositif d'esclaves Hyperbus.

Chaque transaction commence par l'affirmation des signaux CS # et Command-Address (CA), suivis du début des transitions d'horloge pour transférer six octets CA, suivis de la latence d'accès initiale et de la lecture ou de l'écriture de transferts de données.

Emballage d'exportation standard disponible. Les clients peuvent choisir parmi les cartons, les étuis en bois et les palettes en bois en fonction de leurs besoins.