32MB 1.7V 2V PSRAM Chip 8 Bit TFBGA W958D8NBYA5I-TR Chip de memoria de acceso aleatorio estático

• Interfaz: HyperBus
• Fuente de alimentación: 1,7 V~2,0 V
• Tasa máxima de reloj: 250 MHz
• Tasa de doble transmisión de datos (DDR) hasta 500 MB/s
• El valor de las emisiones de CO2 de los motores de combustión renovable se calculará en función de la temperatura de la unidad de producción.
• Características de explosión configurables
• Modos de actualización de la matriz
• 24 bolas en el paquete TFBGA

La interfaz HyperBus alcanza un rendimiento de lectura y escritura de alta velocidad con un bajo recuento de señales, interfaz Double Data Rate (DDR).El protocolo DDR transfiere dos bytes de datos por ciclo de reloj en las señales de entrada/salida DQ.

Todas las entradas y salidas son compatibles con LV-CMOS. La información de comando, dirección y datos se transfiere a través de las ocho señales HyperBus DQ[7:0].CK) se utiliza para la captura de información por un dispositivo esclavo HyperBus.

Cada transacción comienza con la afirmación de las señales CS# y Command-Address (CA), seguido por el inicio de transiciones de reloj para transferir seis bytes CA,seguido por la latencia de acceso inicial y las transferencias de datos de lectura o escritura.

Los clientes pueden elegir entre cartones, cajas de madera y palets de madera de acuerdo con sus necesidades.