Chip PSRAM da 32 MB 1,7 V 2 V 8 bit TFBGA W958D8NBYA5I-TR, chip di memoria ad accesso casuale statico

• Interfaccia: HyperBus
• Alimentazione: 1.7V~2.0V
• Velocità di clock massima: 250MHz
• Double-Data Rate (DDR) fino a 500 MB/s
• Intervallo di temperatura operativa: -40°C ≤ TCASE ≤ 85°C
• Caratteristiche Burst configurabili
• Modalità di aggiornamento dell'array
• Pacchetto TFBGA a 24 sfere

L'interfaccia HyperBus raggiunge un'elevata velocità di lettura e scrittura con un basso numero di segnali, interfaccia Double Data Rate (DDR). Il protocollo DDR trasferisce due byte di dati per ciclo di clock sui segnali di ingresso/uscita DQ.

Tutti gli ingressi e le uscite sono compatibili con LV-CMOS. Le informazioni di comando, indirizzo e dati vengono trasferite tramite gli otto segnali HyperBus DQ[7:0]. Il clock (CK#, CK) viene utilizzato per l'acquisizione delle informazioni da un dispositivo slave HyperBus.

Ogni transazione inizia con l'asserzione di CS# e dei segnali Command-Address (CA), seguita dall'avvio delle transizioni di clock per trasferire sei byte CA, seguita dalla latenza di accesso iniziale e dai trasferimenti di dati in lettura o scrittura.

Imballaggio standard per l'esportazione disponibile. I clienti possono scegliere tra cartoni, casse di legno e pallet di legno in base alle proprie esigenze.