DDR3 4Gb Chip de memoria SDRAM FBGA-96 8K Actualizar IMD256M16R30HG8GNF-107

(TBD) 1024m4 - 128 meg x 4 x 8 bancos

(TBD) 512m8 - 64 meg x 8 x 8 bancos

(IMD256M16R30HG8GNF-125/107) 256M16-32 meg x 16 x 8Banks

• VDD = VDDQ = +1.5V ± 0.075V
• 1,5 V de E/S de empuje/extracción de empuje central
• Estroboscópico de datos bidireccionales diferenciales
• Arquitectura de alimentación previa de 8n-bit
• Entradas de reloj diferenciales (CK, CK#)
• 8 bancos internos
• Terminación en muerte nominal y dinámica (ODT) para señales de datos, estroboscópicas y máscara
• Latencia programable CAS (Read) (CL)
• Publicado CAS Latencia adictiva (AL)
• Latencia programable CAS (Write) (CWL) basada en TCK
• Longitud de ráfaga fija (BL) de 8 y Burst Chop (BC) de 4 (a través del conjunto de registros de modo [MRS])
• Seleccionable BC4 o BL8 On-the-Fly (OTF)
• Modo de actualización
• TC de 0 ° C a 85 ° C
  • 64 ms, 8,192 ciclo actualizar a 0 ° C a 85 ° C
  • 32 ms, 8,192 ciclo actualizar a 85 ° C a 95 ° C
• Temperatura de actualización (SRT)
• Escribir nivelación
• Registro multipropósito
• Calibración del controlador de salida

• Memoria ICMAX
• Configuración
  • 1 concierto x 4
  • 512 meg x 8
  • 256 meg x 16
• Código de producto
  • DDR3
• Densidad
  • 4 gigabytes
• Voltaje/actualización
  • 1,5V/8K actualizar
• Paquete FBGA (sin PB) - x4, x8
  • 78 bolas (10.5 mm x 12 mm)
  • 78 bolas (9 mm x 10.5 mm)
  • 78 bolas (8 mm x 10.5 mm)
  • 78 bolas (7.5 mm x 10.6 mm)
• Paquete FBGA (sin PB) - X16
  • 96 bolas (10 mm x 14 mm)
  • 96 bolas (8 mm x 14 mm)
• Tiempo - Tiempo de ciclo
  • 1.07ns @ cl = 13 (DDR3-1866)
  • 1.25ns @ cl = 11 (DDR3-1600)
  • 1.5ns @ cl = 9 (DDR3-1333)
  • 1.87ns @ cl = 7 (DDR3-1066)

• ICMAX PN
• 1.024m4
• 512m8
• 256m16
• G8
• Rafe
• RHF
• RKB
• RGF
• ÁRBITRO
• GNF
• -107
• -125
• -15E
• -187E

Embalaje de exportación estándar disponible. Los clientes pueden elegir entre cajas de cartones, estuches de madera y paletas de madera de acuerdo con sus requisitos.